集成电路科学与工程学院（示范性微电子学院）
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| 导师代码： |
21273
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| 导师姓名： |
张红帅
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| 性 别： |
男 |
| 特 称： |
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| 职 称： |
研究员
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| 学 位： |
哲学博士学位
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| 属 性： |
专职 |
| 电子邮件： |
hszhang@uestc.edu.cn
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| 学术经历：
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【部分工作如下】
1. 第一级为噪声整形的多级流水线(MASH N-0) ADC芯片[ISSCC 2021, JSSC 2021]
基于放大器等后级电路，构建负反馈环路，在流水线第一级引入积分器，后级的数字输出经过相应的滤波器，从而将放大器和后级电路的非理想因素进行频谱搬移，降低带宽内非理想因素的分量，提升电路对非理想因素的免疫能力，降低设计要求。所提出架构的前级整形机制对放大器以及级后所有模块的所有非理想性都具有整形的能力，此架构具有严密的数学形式，完善了流水线ADC非理想性整形理论体系。
2. 模数双轨并行放大流水线ADC芯片[ISSCC 2023, JSSC 2023]
建立并完善流水线ADC模数通路双轨并行放大架构，数字通路承担大部分放大任务，缓解模拟通路的增益误差和非线性等非理想性难题，并保持放大器输入端信号幅度不变。低精度辅助噪声整形ADC产生数字通路所需数字码，提升电路速度。本架构开辟了流水线ADC信号传输新途径，具有严格的数学形式，奠定了模拟数字通路并行放大的理论基础，完善了流水线ADC增益误差和非线性容忍体系，在解决放大器非理想性上又多了一种行之有效的方案。
3. 基于混合型CAP-MOS DAC小面积SAR ADC芯片[TCAS-I 2019]
ADC的电路面积和能量效率等指标，在诸如生物医疗、可穿戴设备等应用中有着非常苛刻的要求。传统型CAP DAC结构面积一般较大； CAP DAC阵列高低位逐次切换过程，限制了ADC线性度和能量效率。提出的混合型CAP-MOS DAC架构，相比于共模恒定型CAP DAC，有效降低电容的数量，芯片面积降低37%；相比于混合型CAP-RES (电容-电阻) DAC，能量降低32%，且具有更快的响应速度。
4. 基于混合型CAP-MOS DAC小面积SAR ADC芯片[TCAS-I 2018]
针对能量效率和线性度问题，申请人提出HSRS DAC架构，并进一步提出与CAP-MOS DAC结合的混合型架构，相比于传统型结构，ADC非线性降低14%，DAC切换能量降低38%，芯片面积降低54%。
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| 个人简介：
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张红帅，特聘研究员，博士生导师、硕士生导师，电子科技大学“百人计划”获得者。
本硕毕业于西安交通大学，博士毕业于澳门大学模拟与混合信号超大规模集成电路国家重点实验室(AMSV)。
专注于混合集成电路设计，研究对象涉及模数转换器、滤波器、放大器、带隙基准、低压差线性稳压器和传感器等电路，主攻各类型高性能模数转换器设计。近年投稿发表学术论文专利20余篇，其中以第一作者发表ISSCC 2篇，JSSC 2篇，JCR一区期刊TCAS-I 2篇等。
主持或参与多项国家自然科学基金青年项目、澳门科学技术发展基金项目等。担任IEEE TCAS-I、SSCL、TCAS-II、EL等国际期刊审稿人。受邀去中国台湾阳明交通大学访学并参观台积电总部。
表彰奖励：
2024年澳门特别行政区博士研究生科技研发奖（每两年1次）
澳门大学博士后研究员政府奖学金
澳门大学博士生政府全额奖学金
ISSCC学生旅行资助奖 (ISSCC Student Travel Grant Award)
2017年全国集成电路设计大赛一等奖
2015年全国集成电路设计大赛一等奖
优秀本科毕业生
优秀硕士毕业生
优秀硕士毕业论文
国家奖学金
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| 科研项目：
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| 研究成果：
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【部分文章如下】
1.Hongshuai Zhang, Y. Zhu, C.-H. Chan, and R. P. Martins, “10.5 A 25MHz-BW 77.2dB-SNDR 2nd-Order Gain Error Shaping and NS Pipelined SAR ADC Based on a Quantization-Prediction-Unrolled Scheme,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, Feb. 2023, pp. 174–176 (Chip Olympics, Invited to JSSC).
2. Hongshuai Zhang, Y. Zhu, C.-H. Chan, and R. P. Martins, “27.6 A 25 MHz-BW 75 dB-SNDR inherent gain error tolerance noise-shaping SAR-assisted pipeline ADC with background offset calibration,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, Feb. 2021, pp. 380–382 (Chip Olympics).
3. Hongshuai Zhang, Y. Zhu, C.-H. Chan, and R. P. Martins, “A Second-Order NS Pipelined SAR ADC with Quantization-Prediction-Unrolled Gain Error Shaping and Fully-Passive Integrator,” IEEE J. Solid-State Circuits (JSSC), vol. 58, pp. 3565–3575, Dec. 2023 (Invited paper).
4. Hongshuai Zhang, Y. Zhu, C.-H. Chan, and R. P. Martins, “An Inherent Gain Error Tolerance Noise-Shaping SAR-Assisted Pipeline ADC With Code-Counter-Based Offset Calibration,” IEEE J. Solid-State Circuits (JSSC), vol. 57, pp. 1480–1491, May. 2022.
5.Hongshuai Zhang, H. Zhang, Y. Song, and R. Zhang, " A 10-bit 200-kS/s 1.76-μW SAR ADC with Hybrid CAP-MOS DAC for Energy-Limited Applications," IEEE Transactions on Circuits and Systems I: Regular Papers (TCAS-I), vol. 66, pp. 1716-1727, 2019 (Invited paper).
6.Hongshuai Zhang, H. Zhang, Q. Sun, J. Li, X. Liu, and R. Zhang, "A 0.6-V 10-bit 200-kS/s SAR ADC With Higher Side-Reset-and-Set Switching Scheme and Hybrid CAP-MOS DAC," IEEE Transactions on Circuits and Systems I: Regular Papers (TCAS-I), vol. 65, pp. 3639-3650, 2018.
7. Hongshuai Zhang, Hong Zhang and Ruizhi Zhang, "Energy-efficient higher-side-reset-and-set switching scheme for SAR ADC," Electronics Letters (EL), vol. 53, no. 18, pp. 1238-1240, Aug. 2017.
8.Hongshuai Zhang, H. Zhang, Y. Song, and R. Zhang, " A 10-bit 200-kS/s 1.76-μW SAR ADC with Hybrid CAP-MOS DAC for Energy-Limited Applications," in Proc. IEEE Int. Conf. Circuits Syst. (ISCAS), May 2018 (Invited to TCASI).
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| 专业研究方向：
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| 专业名称 |
研究领域/方向 |
招生类别 |
| 140100集成电路科学与工程 |
01微电子器件与集成电路 |
博士学术学位 |
| 085400电子信息 |
01微电子器件与集成电路，03微电子器件与集成电路（非全） |
博士专业学位 |
| 140100集成电路科学与工程 |
02功率半导体与集成技术，03集成电路设计与设计自动化，04封装与微系统集成 |
硕士学术学位 |
| 085403集成电路工程 |
02功率半导体与集成技术，03集成电路设计与设计自动化，04封装与微系统集成 |
硕士专业学位 |
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